국내 연구진이 누설 전류로 인한 반도체의 불량률을 낮추는 새로운 공정 기준을 마련했다. 얇은 막이 겹겹이 쌓인 다층 반도체에서 누설 전류가 발생할 수 있는 ‘임계 거칠기(Critical Roughness, CR)’ 지점을 최초로 정의하는 데 성공한 것이다.
연구팀이 제시한 임계 거칠기라는 개념은 쉽게 말해 누설전류가 발생하는 지점이다. 반도체를 구성하는 하부층의 ‘실리콘’ 표면이 특정 임계점 이상 거칠면 상부층인 ‘하프늄’에 영향을 미쳐 누설 전류가 발생한다.
한국표준과학연구원(KRISS)은 신채호 나노구조측정센터 책임연구원팀이 나노미터 수준의 초박막층을 측정할 수 있는 고도화된 기술로 이같은 개념을 찾아냈다고 4일 밝혔다.
특히 이번 임계 거칠기 개념은 미국 반도체 업체 생산라인에 사용하는 원자력 현미경에 적용해 실제 사용이 가능한 수준이다. KRISS에서 임계 거칠기의 측정 기준과 결과지를 반도체 생산업체에 제공하면 업체는 자사 공정관리기준을 바꿔 품질 향상을 시킬 수 있다.
연구팀은 이번 연구에서 누설 전류가 2차원 공간에 얇은 막을 여러 겹 쌓는 다층 구조에서 발생한다고 보고 표면의 거칠기에 연구 초점을 맞췄다. 그동안 업체들은 공정이 얇은 두께의 반도체 생산에만 주력해 표면 거칠기로 인해 나타나는 누설전류를 완성품이 나온 뒤에야 알 수 있었다.
연구팀이 하부층 실리콘 표면과 상부층 하프늄 표면을 구분해 상관관계를 살핀 결과, 실리콘 표면의 거친 정도가 특정 이상이 되면 누설전류가 발생하는 것으로 나타났다. 연구팀은 이 지점을 임계 거칠기로 지정하고 국제표준화기구(ISO)가 인증하는 국제표준용어 등재가 가능할 것으로 보고 있다.
신채호 책임연구원은 "최근 저잡음 원자힘현미경을 개발해 수직 패턴의 임계치수(Critical Dimension, CD) 측정에 성공하는 등 고도화된 연구역량을 확보한 덕에 이번 성과 또한 이룰 수 있었다"며 "임계 거칠기는 차세대 반도체의 생산성을 크게 올릴 것"이라고 말했다.
한편 이번 성과는 국제학술지 ‘사이언티픽 리포트(Scientific Reports)’와 ‘울트라마이크로스코피(Ultramicroscopy)’에 실렸다.
